IBM pokazał chip przyszłości. TSMC i Intel grają o teraźniejszość

Na konferencji VLSI 2026 IBM zaprezentował coś, co w branży półprzewodników zdarza się rzadko: nie kolejną iterację istniejącej architektury, ale fundamentalną zmianę sposobu myślenia o tranzystorze. Układ w technologii 0,7 nm — czyli 7 angstremów, bliżej pojedynczych atomów niż czegokolwiek, co wcześniej trafiło do laboratorium — to nie ewolucja. To demonstracja, że dalsze skalowanie jest fizycznie możliwe, gdy przestaje się myśleć płasko.

Żeby zrozumieć, gdzie to się mieści w globalnym wyścigu, trzeba najpierw spojrzeć na to, co dzieje się u pozostałych graczy — bo wyścig jest realny i właśnie wchodzi w najbardziej gorący etap.

Mapa wyścigu: kto jest gdzie

TSMC na przełomie 2025 i 2026 roku oficjalnie weszło w erę angstremową — jego proces N2 (2 nm) osiągnął masową produkcję w czwartym kwartale 2025 roku, z wydajnością waferów na poziomie 65–75%, co branżowi analitycy uznali za wynik lepszy niż oczekiwano. Na swoim North American Technology Symposium w kwietniu 2026 TSMC przedstawiło roadmapę do 2029 roku, obejmującą węzły A12 i A13 (odpowiednio klasy 1,2 nm i 1,3 nm), a także zapowiedź węzła A14 jako drugiej generacji technologii nanosheet, planowanego do produkcji w 2028 roku. Prace nad technologią 1 nm są już w toku, choć masowa produkcja w tym węźle nie rozpocznie się wcześniej niż w 2030–2031 roku.

Intel wraca do gry po latach turbulencji. W styczniu 2026 roku firma ogłosiła, że jej proces 18A osiągnął status wysokowolumenowej produkcji — finalizując plan „pięć węzłów w cztery lata”. Nie obyło się bez problemów: CFO David Zinsner przyznał publicznie, że Intel próbował zrobić zbyt wiele naraz — jednocześnie poprawiać wydajność i uzyski, co opisał jako „naprawianie skrzydła podczas lotu”. Ale firma nie stoi w miejscu: właśnie na VLSI 2026 Intel ogłosił wejście w fazę risk production dla węzła 18A-P — zoptymalizowanej wersji 18A, oferującej 9% wyższą wydajność lub 18% niższe zużycie energii przy tych samych zegarach.

A teraz wchodzi IBM z układem w 0,7 nm i architekturą, której nikt jeszcze nie ma w produkcji.

Czym jest nanostack i dlaczego to nie jest „po prostu mniejsze”

Dotychczasowa logika miniaturyzacji była prosta: zmniejsz tranzystor, upakuj więcej na tej samej powierzchni, czerp zyski. Ale przy rozmiarach zbliżonych do kilku atomów ta logika napotyka ściany — fizyczne, termiczne, elektryczne.

IBM nie próbuje przebić tej ściany frontalnie. Architektura nanostack układa tranzystory pionowo — warstwa na warstwie — zamiast ściskać je poziomo. Każda warstwa może używać innych materiałów, a parametry każdego tranzystora można optymalizować niezależnie. Efekt: niemal 100 miliardów tranzystorów na powierzchni paznokcia, przy gęstości dwukrotnie wyższej niż w układzie 2 nm zaprezentowanym przez IBM w 2021 roku.

To zmiana paradygmatu, nie kolejny krok w tym samym kierunku. I właśnie dlatego branżowe znaczenie tego ogłoszenia wykracza poza sam IBM.

IBM jako laboratorium branży — i co z tego wynika dla reszty

IBM od lat nie jest producentem chipów na masową skalę — to rola TSMC, Intela i Samsunga. IBM jest czymś innym: laboratorium, które wynajduje architektury, a następnie licencjonuje je lub wdraża przez partnerów. Technologia nanosheet, na której dziś opiera się TSMC N2 i Intel 18A, została wynaleziona właśnie przez IBM. Nanostack może być kolejnym takim krokiem — dziś demonstracja w laboratorium w Albany, za kilka lat standard w całej branży.

IBM deklaruje, że wdrożenie nanostack do produkcji zajmie około pięciu lat. To uczciwy szacunek — i zarazem ważna informacja dla każdego, kto śledzi ten wyścig przez pryzmat zakupów i decyzji biznesowych: nanostack to nie produkt na jutro. To kierunek na kolejną dekadę.

Co to znaczy dla biznesu

Pytanie, które powinien zadać sobie każdy decydent inwestujący w infrastrukturę obliczeniową: po co mi to wiedzieć teraz, skoro produkcja za pięć lat?

Odpowiedź jest w liczbach. IBM deklaruje do 50% wyższą wydajność lub do 70% większą efektywność energetyczną w porównaniu z układami 2 nm. Przy skali centrów danych obsługujących generatywną AI — gdzie koszty energii stanowią coraz większą część rachunku operacyjnego — poprawa efektywności o 70% to nie jest akademicka liczba. To zmiana modelu ekonomicznego całej infrastruktury.

Poza tym 40-procentowa redukcja powierzchni pamięci SRAM — wykazana na VLSI 2026 — bezpośrednio przekłada się na przepustowość pamięci w zastosowaniach AI. W uproszczeniu: więcej mocy obliczeniowej w tym samym miejscu, z mniejszym zapotrzebowaniem na chłodzenie i energię.

Kto gra w jakim turnieju

Warto postawić sprawę jasno: TSMC i Intel grają o teraźniejszość — o to, kto wyprodukuje więcej zaawansowanych chipów w najbliższych dwóch latach, kto przyciągnie Apple, Nvidię, Google jako klientów odlewni. To wyścig produkcyjny, mierzony w waferach na miesiąc i yield rates.

IBM gra w inny turniej — o to, kto wyznaczy kierunek na kolejne dziesięć lat. Historycznie IBM ten turniej wygrywał: tranzystor, architektura RISC, technologia nanosheet. Nanostack wpisuje się w tę logikę.

Dla branży półprzewodnikowej te dwa turnieje są nierozłączne. Jutrzejsza produkcja TSMC i Intela opiera się na wczorajszych badaniach IBM. Dlatego ogłoszenie z Yorktown Heights jest ważne — nie dlatego, że możesz jutro kupić układ w 0,7 nm, ale dlatego, że właśnie ustalono, co będzie możliwe, gdy limity dzisiejszej produkcji przestaną wystarczać.